一种制造芯片的新方法

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随着更小的工艺节点成本日益高昂，芯片制造工程师们正寻求其他方法来增加单个芯片上可集成的晶体管数量。一个研究团队开发出一种方法，类似于传统的芯片堆叠技术，即在已完成的芯片上添加一层微型开关，方法是将微型开关粘贴在电源和信号传输区域。

好的，以上是对麻省理工学院电子工程与计算机科学系、滑铁卢大学和三星电子所开展工作的粗略描述。

传统的CMOS芯片制造方法是在超纯硅晶圆上涂覆并蚀刻不同材料的重复层。最底层，也就是麻省理工学院所说的前端，包含芯片的晶体管（或在DRAM的情况下，包含电容）。

然而，这些器件需要通电才能工作，而且你还需要能够对构成逻辑单元、数据寄存器等的晶体管组进行数据读写。这些器件由多层金属和绝缘体构成，也就是后端部分。

理论上，晶体管可以有多层，但遗憾的是，所用材料对制造过程中的热量非常敏感。任何常规工艺都会在涂覆新层时破坏底层。因此，由麻省理工学院领导的研究团队另辟蹊径，找到了解决方案。

换句话说，他们在后端应用了一层新的晶体管层。但即使这样也不足以保护敏感的前端免受高温影响。研究人员通过使用一层极薄（仅2纳米厚）的非晶氧化铟层来构建额外的晶体管，从而解决了这个问题。

与传统材料相比，它所需的施加温度要低得多，从而避免了前端受损。该团队还发现，使用一层铁电铪锆氧化物可以用于制造存储单元。

最终结果如何？与没有额外层的芯片相比，这种芯片的晶体管密度更高。不过，现在还别高兴得太早。目前这项研究距离将其全部转化为可用的电路还很遥远，但所有芯片架构都是从这种方式开始的。

我们已经看到研究人员发现了一种将多层晶体管叠加在一起的方法，因此，如果未来的处理器能够使用这两种技术以及传统的芯片堆叠技术来构建，那么晶体管密度的极限将被大幅突破。

近年来，摩尔定律似乎有些不稳定，但像这样的研究表明，关于它已死的传言毫无根据。

新材料有望提高微电子产品的能源效率

麻省理工学院的研究人员开发了一种新的制造方法，该方法通过将多个功能组件堆叠在一个现有电路上，可以生产出更节能的电子产品。

在传统电路中，执行计算的逻辑器件（如晶体管）和存储数据的存储器件是作为单独的组件构建的，这迫使数据在它们之间来回传输，从而浪费能量。

这种新型电子集成平台使科学家能够在半导体芯片上将晶体管和存储器件集成到一个紧凑的结构中。这不仅大大减少了能源浪费，还提高了计算速度。

这项突破的关键在于开发出一种具有独特性能的新型材料，以及一种更精确的制造方法，该方法减少了材料中的缺陷数量。这使得研究人员能够制造出具有内置存储器的超小型晶体管，其运行速度比现有最先进的器件更快，而功耗却低于同类晶体管。

通过提高电子设备的能源效率，这种新方法可以帮助减少日益增长的计算电力消耗，特别是对于生成式人工智能、深度学习和计算机视觉任务等高要求应用而言。

“我们必须尽可能减少未来人工智能和其他以数据为中心的计算所消耗的能源，因为这根本不可持续。我们需要像这种集成平台一样的新技术来继续推进这一进程，”麻省理工学院博士后、两篇关于这些新型晶体管论文的第一作者邵彦杰说道。

这项新技术在两篇论文（其中一篇为特邀论文）中进行了描述，这两篇论文已在IEEE国际电子器件会议上发表。与邵共同撰写论文的资深作者包括：麻省理工学院电子工程与计算机科学系（EECS）唐纳工程学教授赫苏斯·德尔·阿拉莫；麻省理工学院电子工程与计算机科学系雷和玛丽亚·斯塔塔教授迪米特里·安东尼阿迪斯；以及来自麻省理工学院、滑铁卢大学和三星电子的其他研究人员。

标准的 CMOS（互补金属氧化物半导体）芯片通常有一个前端，用于制造晶体管和电容器等有源元件；还有一个后端，包括称为互连线的导线和其他金属键，用于连接芯片的各个组件。

但数据在这些键之间传输时会损失一些能量，轻微的错位也会影响性能。堆叠有源元件可以缩短数据传输距离，从而提高芯片的能效。

通常情况下，很难在 CMOS 芯片上堆叠硅晶体管，因为在前端制造额外器件所需的高温会破坏下面的现有晶体管。

麻省理工学院的研究人员反其道而行之，开发了一种集成技术，将有源元件堆叠在芯片的后端。

邵解释说：“如果我们能够利用这个后端平台，不仅添加互连，还要添加额外的晶体管有源层，这将大大提高芯片的集成密度，并提高其能源效率。”

研究人员使用了一种新型材料——非晶态氧化铟——作为后端晶体管的有源沟道层，从而实现了这一目标。有源沟道层是晶体管发挥其核心功能的地方。

由于氧化铟具有独特的性质，他们可以在现有电路的后端，在仅约 150 摄氏度的温度下“生长”一层极薄的氧化铟层，而不会损坏前端的设备。

他们精心优化了制造工艺，最大限度地减少了厚度仅约 2 纳米的氧化铟材料层中的缺陷数量。

晶体管导通需要少量缺陷，即氧空位，但缺陷过多则会导致晶体管无法正常工作。这种优化的制造工艺使研究人员能够生产出极其微小的晶体管，该晶体管工作迅速且无缺陷，从而大大减少了晶体管在关断和导通之间切换所需的额外能量。

基于这种方法，他们还制造出了尺寸仅约20纳米的集成存储器后端晶体管。为此，他们添加了一层名为铁电氧化铪锆的材料作为存储元件。

这些小型存储晶体管的开关速度仅为10纳秒，达到了研究团队测量仪器的极限。此外，这种开关速度所需的电压也远低于同类器件，从而降低了功耗。

由于存储晶体管非常小，研究人员可以利用它们作为平台来研究铁电氧化铪锆单个单元的基本物理特性。

邵教授表示：“如果我们能更好地理解这种材料的物理特性，就能将其应用于许多新的领域。它所需的能量非常少，而且在器件设计方面给了我们很大的灵活性。它真的有可能为未来开辟许多新的道路。”

研究人员还与滑铁卢大学的一个团队合作，开发了后端晶体管的性能模型，这是将这些器件集成到更大的电路和电子系统之前的重要一步。

未来，他们希望在这些演示的基础上，将后端存储晶体管集成到单个电路中。他们还希望提高晶体管的性能，并研究如何更精确地控制铁电氧化铪锆的特性。

“现在，我们可以在芯片后端构建一个多功能电子平台，从而在非常小的设备中实现高能效和多种不同的功能。我们拥有良好的设备架构和材料，但我们需要不断创新，以探索性能的极限，”邵说道。

这项工作部分由半导体研究公司（SRC）和英特尔公司资助。制造工作在麻省理工学院微系统技术实验室和麻省理工学院纳米技术中心完成。

参考链接

https://www.pcgamer.com/hardware/mit-electronics-researchers-develop-a-new-way-to-fabricate-transistors-on-the-backend-of-finished-dies-to-keep-pushing-the-limit-of-chip-densities-ever-higher/

（来源：编译自pcgamer）

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今天是《半导体行业观察》为您分享的第4255期内容，欢迎关注。

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